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基础知识 >> 两种先进的封装技术SOC和SOP |
两种先进的封装技术SOC和SOP |
| 文章来源：SMT论坛
发布时间:2010/5/8 8:23:01
发布时间:2010/5/8 8:23:01 【关闭】 |
随着集成电路（IC）的发明，系统集成技术进一步加速了半导体的发展。现如今在很微小的特征尺寸上实现比以往一个芯片具有更多的功能，这样就能够满足存储芯片、多处理单元（multi processing units 简称MPUs)、图形处理、数字信号处理器（digital signal processors 简称DSPs)、专用集成电路（application-specific integrated circuits 简称ASICs）以及其它器件的功能特性和能力的增加。 瞌?霂涘絉
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现在在一个芯片或者说一个单元上，需要集成不同的功能，例如：MPU、图像处理、存储器（SRAM, 闪存, DRAM）、逻辑推理器、DSP、信号混合器、射频（Radio frequency 简称RF）和外围功能。为了能够实现通过集成所获得的优点，像高性能、低价格、较小的接触面、电源管理和缩短进入市场的时间，为此出现了针对晶圆级的系统级芯片（system on a chip 简称SOC）和针对组件级的系统级封装（system on a package 简称SOP）。下文对此作简单介绍。 ??韬Z锡
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1、系统级芯片 睊悗土丿翢
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系统级芯片能够将各种功能集成在一个单一的芯片上面。通常是将MPU、 DSP、图像处理、存储和逻辑推理器集成在一个10x10 mm或者更大的晶芯上面, 通常具有多达500至2000个焊盘。这些包括ASIC器件的系统可以满足网络服务器、电信转换站、多频率通讯和高端计算机的应用需要。具有高时钟频率和接近一百万门的大规模集成电路要采用具有良好电性能和热管理性能的封装，例如大到 40x40 mm 的腔体向下的BGA器件，或者说具有多达200至700个焊球的倒装芯片BGA器件，以及昂贵的多层基片。尽管倒装芯片技术在高端计算机应用和汽车应用领域中使用了二十年以上，但价格依然难以让人承受，现在通过半导体装配和测试(semiconductor assembly and test 简称SAT)厂商有望走出这个圈子。 l蔅Z怘?
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对于系统级芯片来说其挑战来自于综合设计、程序库的管理、工具、晶圆制造技术、装配和测试，以及可以到达各处的网际网络通讯协定（IP）。所有这一切均置于一个狭窄的市场窗口中。近来的挑战来自于综合设备制造厂商（integrated device manufacturers 简称IDMs） 以及更多的非制造性的设计公司。甚至当设计技术和晶圆工艺技术相互兼容的时候，因为对金属层和绝缘材料以及特征尺寸有着不同的要求，当人们使用相同的一片芯片也很难达到相同的理想效果。这样就可能产生尺寸较大的和非常昂贵的晶芯，与那些各种因素考虑完善的分散的晶芯相比，在提供同样功能的前提下，它进入市场的时间要长得多。 OZk '柞?
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对产品在实际应用中的性能要求和其较长的使用周期使得系统级芯片仍然不失是继现如今的铸造模块以后一项具有强大竞争力的解决方法。应该指出一些诸如SiGe, GaAs 和 CMOS 的工艺技术是互不兼容的，是不能用于系统级芯片之中的。 5闓酞瓉[<
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2、系统级封装 索缯?Z＋?
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在组件上装配系统的方式比起安置在单一封装中的晶芯能够提供更多的新功能。其集成方式可以通过物理堆垛二个或者更多的晶芯来实现，或者说在一个相同的封装基片上面一个接一个地堆垛结合。这种方式的首次应用出现在二年以前，为了能够满足移动电话的需要，美国一家公司在一个封装中堆垛了一个SRAM（Static Read Only Memory 静态唯读存储器）和一个闪存晶芯。其应用方面已经扩展到包括DSP+ SRAM+ 闪存 , ASIC+ 存储器 , 图像处理 + 存储器等等。最常见的组件是标准的CSP 和 BGA器件，在如今的生产厂商中可以采用与组装CSP和BGA相同或者相似的工具、材料，以及在单一晶芯中组装中所采用的相同的工艺处理方式来进行组装操作。特别吸引人的是在无线通讯市场上，现在产品的生命周期小于一年，对于采用系统级芯片解决方式来说显得时间太短了，然而采用相对廉价的系统级封装就显得较为合适。 犮 缳 ?
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对于采用系统级封装方式来说最大的挑战在于晶片或者说确认好晶芯的采购、装配工艺和价格的降低。系统级封装供应商通常情况下先制造一个晶芯，然后再从其它各个供应商处采购其它的晶片或者说确认好晶芯，最后将系统级封装外发给半导体装配和测试(SAT)厂商进行装配。半导体装配和测试厂商在组装领域特别是在系统级封装方面做出了卓有成效的贡献和创新工作，在这方面他们走在了业界的前面。对半导体装配和测试厂商来说在集成方面的下一步挑战是以单一芯片来满足不同用户的各种需求，从而实现大规模生产所带来的经济效益和降低每单个器件的价格。 VK?覴??
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增值服务能够提高经济效益，但它有别于传统的商务活动。它同时也将增加平均的销售价格（average selling price 简称ASP），增加存货和降低收益。它将使半导体装配和测试厂商避开与电子制造服务业（electronics manufacturing services 简称EMS）的相互竞争。半导体装配和测试厂商的基本的工作范围是在晶圆和晶芯的操作方面，他们具有在组件装配和测试（有别于EMS现在所从事的这方面工作）的专业技术，这些给予了半导体装配和测试厂商在与基于半导体供应商的用户进行商业往来时具有独特的优势。 ?6?nM圄~
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在电子产品装配工艺过程中所面临的一项挑战是在一个极小的空间内需要堆垛二个到三个晶芯，这需要很小的公差范围、非常小的工艺操作窗口和对有关的材料进行改善，以求实现较高的装配生产能力。这些封装件被安置在一较大的窄条内，它能够包容100至300个封装件，这主要取决于封装件体积的大小，它可以容纳至少200至600个晶芯，至少5000根引线键合，所有这一切被模压在一个腔体内。实际上窄条具有数百个晶芯，呈现为一个大型多芯片模块（multichip module 简称MCM），现在业界已经证明其装配效率相当高。除了晶芯的价格，组件基片是对系统级封装在成本方面贡献最大的。幸运的是通常用于芯片规模封装(Chip Scale Packages简称CSP) 器件上的或者类似的基片，像一层、二层或者四层薄层片，以及一层金属铜/聚酰亚胺线带也同样能够用于系统级封装中，所以预期SOP价格会呈现出进一步下降的趋势。 苓(H硷汗
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现在无铅组装特别是在大容量产品中应用正成为一项基本的要求，这对材料和装配工艺过程提出了一项新的挑战。无铅焊球在260℃的高温再流焊接中要求对材料，包括基片、用于晶芯粘接的环氧树脂和用于模压的化合物，进行认真仔细地选择，以求满足组件级以及系统级的可靠性要求。现在美国ChipPAC 公司已经开发出了可以满足单一晶芯的CSP器件和球栅阵列封装(Ball Grid Array简称BGA)器件的无铅解决方法。除此之外也开发出了能够满足系统级封装的无铅焊接方法。现通过大量的测试得到证明，这种无铅焊接方法与目前业界普遍使用的铅锡低共熔点焊料球相比较，具有可显著提高板级可靠性的能力。 櫐娵.?lt;5V
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3、系统级芯片和系统级封装的市场 }?{ 坷q?
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系统级芯片和系统级封装的解决方案是可以相互补充的，而不是仅能够取其一种，它们可以服务于不同的市场部分。系统级芯片的市场目标是高性能的系统，它们具有相当长的生命周期，面对的市场范围很大。系统级封装的市场目标是无线通信、PDA装置和消费类产品，它所面对的市场范围相对较窄，产品的生命周期小于一年。系统级封装也能够用于满足快速的和中度集成的功能，这些功能以后可以被系统级芯片所替代，同样也可以被进一步集成进另外一个具有强大功能的系统级封装中去。 觭?*笣k笻
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绝大多数封装入一个CSP器件中的系统级封装不能够耗散掉大于2瓦的总功耗，而在一个大型BGA器件中的作为一个大型晶芯的系统级芯片封装，能够耗散掉高达10瓦的功耗。封装价格的差异是非常大的，一个大型倒装芯片BGA的价格往往是一个CSP价格的5至10倍。对于系统级芯片和系统级封装来说，较高的组件装配量是一个关键。实现这一目标可以通过具有良好工艺性的设计和过程控制来达到，对于其中的任何一项均不推荐采用返修技术。 ┠w灏h赎g?
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使用系统级封装的大量产品需要增加功能集成、不断地降低成本、采用最小和最簿的封装，以及使产品进入市场的时间最短。系统级封装在所有这些方面拥有令人瞩目的优点。它所使用的最新一代芯片已经被生产出来了，为数众多的供应商已经将价格降了下来。该组件的价格高于单一晶芯封装的价格，但是显著地低于两个晶芯的价格，或者说具有大量引脚数量的较大封装的价格。产品进入市场的时间被缩短到一个季度，因为仅有封装要受到限制，与系统级芯片不同的是要求进行新的硅设计和封装限定。此外，新一代的硅产品能够被安置在相同的封装中，这样能够从封装中以及缩小晶芯提高产量中节省下费用。 祀` |?BR?
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系统级封装几乎有着与晶芯同样大小的尺寸，或者说封装的每条边比最大的晶芯大1.8 mm 。封装上晶芯所占的面积在80%到100%之间。系统级封装在同一封装的开口内堆积两个或者更多的晶芯，在Z方向进行集成，这样就不必增加封装的底面积。虽然封装仅比所堆积的最大的晶芯大20%，但是当采用两个晶芯堆积时，晶芯在封装上所占的面积比增加到了170%，如果是三个晶芯进行堆积的话这一比例将增加到250%。这一情形说明了集成化的程度不仅仅依靠硅技术来实现。系统级封装不仅能够增加晶芯的尺寸，最可喜的是将能够在封装面积上实现100%的硅覆盖。 Pt"躗R恔 N
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4、系统级封装的厚度发展趋势 霄H?'誢=\
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当系统级封装堆积三个晶芯的时候，整个封装的厚度尺寸没有增加，实际上从它原先的1.4 mm 不断地稳步下降，单一晶芯的CSP封装的厚度可以达到1.2 mm ，有望降至0.50 mm.以下。对于系统级封装来说挑战来自于晶圆不断变簿以及更簿的基片。虽然对于8英寸的晶圆来说晶圆厚度可以降低至0.150 mm，现要求新设备在新一代的12英寸的晶圆上也能够实现同样的厚度。如果要进一步降低厚度则需要对新技术进行投资，这些新技术包括化学机械抛光(chemical mechanical polishing 简称CMP)和等离子体蚀刻（plasma etching）技术，它们可以将厚度降低到0.050 mm，这样就能够满足未来对系统级封装的要求。为了能够满足未来更簿的CSP组件的使用需要，更簿的基片像铜/聚酰亚胺带条的使用将进一步增加。愈来愈小和愈来愈薄的封装要求在非常精细的间距内采用很小的焊球。为了能够满足未来的系统级封装的使用要求，现如今通常绝大多数所使用的0.800 mm的焊球间距和0.400 mm 的焊球直径，将减小到0.500 mm的焊球间距和0.300 mm 的焊球直径。在装配这些组件的时候所碰到的挑战不会很多，因为它能够满足最终产品所提出的包括在–40 ℃ 到 +125 ℃ 热循环条件下，经历800次循环后符合板级可靠性的要求。很小的球直径和间距会导致在热循环过程中，球对疲劳现象非常的敏感，所以要求认真仔细地进行电路板的设计和精心挑选所用的材料。 X傌We?帬
5、系统级封装的选择方案 戼钋??
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系统级封装能够非常灵活的综合各种各样的晶芯尺寸以及像引线键合和倒装芯片等组件互连技术，以求获得最佳的性能。另外通过使用已经具有的基础设备，可以将风险和费用降低到最小的程度。系统级封装（通过它的结构形式）可以将较大的晶芯堆积在底部位置，然后按顺序再将较小的晶芯堆放在每个底部晶芯的顶部位置，并依次类推。 ┖争喸kB簴
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新的进展包括在两个堆积的晶芯之间使用垫片，这样可以允许两个相似尺寸大小的晶芯堆积在一起或者说可以在较小尺寸的晶芯顶部安置较大尺寸的晶芯，可以整合成一体并且仍然采用引线键合技术。打开的另外一条通向集成的道路为：在一个封装内具有双倍的闪存（Flash）存储容量，为此不必等待下一代存储器的问世。通过堆积仅在两侧具有焊盘的存储晶芯具有另外一项引人注目的特点，可以不通过垫片而相交堆积晶芯，上面的晶芯高出1.5 mm已被证明具有高可靠性。 薨礊炪�?
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通常情况下所堆积的晶芯像DSP器件或者说ASIC器件，可以在超过1GHz的高频状态下很好地进行工作。这要求倒装芯片晶芯与基片进行互连，因为引线键合技术是很诱人的。系统级封装可以非常灵活地采用较高价格的倒装芯片键合技术来满足高性能芯片的使用要求，也可以采用相对廉价的引线键合技术来满足使用工作频率较低的芯片的使用要求。这样可以在没有损失性能要求的前提下，降低了总的成本费用。 5Q馺?)[V
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在实际应用中常常要求在存储器中集成有许多的ASIC器件，或者说将其它的芯片集成入非常复杂的系统级封装之中。在必须使用具有中心键合焊盘的廉价的DRAM器件以及其它像ASIC 和 Flash芯片的应用场合中，系统级封装通过采用中心引线键合到达基片的方式能够提供这种性能。RF 和 ASIC 器件可以通过采用引线键合和在基片的两侧采用倒装芯片的方式集成入很簿的封装之中。 XuBn殀烥
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在许多应用中对性能和空间大小有一定的要求，在同一单元内要求不仅集成入芯片而且要在数字模块中集成入像电阻、电容和电感等无源器件。RF模块要求在GHz级的高频范围内进行工作，这要求使用特殊的高性能基片和倒装芯片互连技术。与之相反，数字模块要求采用常规的CSP基片和引线键合技术。 系统级封装很容易将像CMOS、 GaAs 或者SiGe等互不兼容的半导体技术融合在一个单元内，从而达到高功能和性能。 C房VR(r稂?
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6、结束语 顥篔K0?=
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为了能够持续不断地满足像网络计算机和程控交换等高性能设备的功能集成需要，有必要引入系统级芯片技术（虽然其价格仍嫌偏高）以提供所需要的性能要求。 ?6飪??|
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在大容量、低价格的产品中，像无线通讯和消费类电子产品，进行功能集成时空间是非常宝贵的，所以有必要采用系统级封装技术。这样打开了一条通向廉价集成的新路。在一个非常小的和簿的封装内能够堆积许多的晶芯，打开了在Z方向实现集成的通路，加快了系统集成的进度，并使之超过了摩尔法则所确定的速度。 逺"檹9臃
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这项新技术虽然仍处于它的发展初期，但有望在不久的将来能进一步降低价格，它将成为增强电子产品系统性能的新手段。 孧D储Q |
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