采用容性封装技术提高ESD防护性能研究

曾传滨，海潮和，李晶，李多力，韩郑生

(中国科学院 微电子研究所，北京 100029)

0  引言

随着集成电路关键尺寸的等比例缩小，栅氧击穿电压和漏端在承受静电放电(ESD)时的二次击穿电压都在不断降低，导致深亚微米集成电路的ESD防护问题成为目前集成电路制造技术的一大难题，ESD行业协会在2007年8月提出了降低元件级芯片抗ESD能力到1 kV HBM(人体放电模型)／30 V MM(机器放电模型)的需求。为使抗ESD能力差的元件级芯片在封装后能获得良好的ESD防护性能，本文提出了一种采用容性封装技术提高ESD防护性能的ESD防护技术，这种技术与在集成电路管壳上加去耦电容稳定电源的技术类似，同样需要在集成电路封装时在管壳上的电源线(VDD)与地线(GND)之间加入电容，用于吸收ESD脉冲，以解决封装好的芯片在运输、储存、使用过程中出现的ESD损坏问题。由于这种ESD防护技术可以在ESD过程中将VDD与GND之间的电压钳位在0.5 V以下，其ESD防护性能比目前元件级常用的二极管、SCR、NMOS等钳位电路都要好得多；并且由于这种ESD防护结构没有闩锁风险，同样可以避免在管壳上使用常规钳位电路带来的需要将最小钳位电压设计成大于电源电压的限制。本文所提出的ESD防护技术是目前国际上少有的能同时满足0.5 V钳位电压和5 V工作电压无闩锁风险两个要求的ESD防护技术，在航天PDSOI电路的ESD防护应用领域具有非常重要的意义。全文从理论分析、TLP测试和芯片应用三方面分别论述了这种ESD防护技术的可行性，测试结果表明这种ESD防护技术可以使一些自身ESD防护能力差的芯片在封装后获得良好的ESD防护性能。

1  容性封装技术吸收ESD脉冲原理

由MIL-STD-883G-Method 3015.7标准对人体放电模型(HBM)的定义可知，HBM模型的静电放电是一种用100 pF(C1)的电容通过1 500 Ω电阻对待测器件进行放电的过程，由此，当待测器件为一电容(即容性封装技术中安装在电源线与地线之间用于吸收ESD脉冲的电容C2)时。根据电容存储电荷的表达式

Q=U·C    (1)

ESD发生装置的电容C1存储的电荷Q1为

Q1=U1·C1    (2)

式中U1为电容C1两端的电压降。

待测电容C2存储电荷能力Q2为

Q2=U2·C2    (3)

式中U2为电容C2两端的电压降。

由于电容C2的电容值远大于电容C1的电容值，可以近视假设C1泄放的电荷能被C2完全吸收，即：Q1=Q2；由人体放电模型的定义可知，在HBM ESD电压等于6 000 V时


当电源线与地线之间用于吸收ESD脉冲的电容C2为0.1μF时，则有


当电源线与地线之间用于吸收ESD脉冲的电容C2大于1.2 μF时，由式(6)可知钳位电压可控制在0.5 V以下。

由此可见，此容性封装技术中安装在电源线与地线之间用于吸收ESD脉冲的电容C2能够完全吸收掉HBM ESD发生装置里发出的ESD脉冲，并能将电容C2两端(即VDD与GND之间)的电压钳位在一个极低的水平。

2 测试结果

2.1 容性封装技术吸收ESD脉冲的测试结果

容性封装技术中的吸收ESD脉冲电容C2吸收ESD脉冲过程的测试结构图如图1所示。50 ΩTLP(传输线脉冲发生器)系统是一种HBM ESD脉冲模拟装置，系统内阻为50 Ω，方波脉冲宽度为100 ns，周期为1 s。测试时将吸收ESD脉冲电容C2并联在50 Ω TLP系统输出端与地线之间，并用CT1电流探头探测施加在电容C2上的电流脉冲，用探头接地引线为卡口式接地引线(接地引线寄生电感只有20 nH)的10073A电压探头探测电容C2两端的电压U2，电流探头和电压探头的另一端均连接在泰克示波器MSO4104上。吸收ESD脉冲的电容C2为0.1 μF时的测试结果如图2和图3所示，其中图2是施加在吸收ESD脉冲电容C2上的TLP电流随时间变化波形，图3是电容C2(电容值为0.1 μF)两端的电压在电容吸收TLP脉冲过程中随时间变化的波形。测试时，50 Ω TLP发出一个4 A的100 ns电流方波对电容C2进行充电，由



可以知道电容的充电过程是一个线形过程，如图3的B区所示。此外，由于TLP系统的特殊性，在电容开始充电的瞬间，由于电流脉冲到达电压探头10073A与到达电容C2之间的短期(小于1 ns)延时，电压探头会受到一电压值接近TLP系统的传输线充电电压一半的上冲充电电压(约为100 V)影响，虽然充电时间非常短，但由于电压探头10073A寄生电容及寄生电感的影响，会导致电压探头在探测初期的测试数据出现上冲振荡问题，如图3的A区所示；同样当充电时间达到100 ns时，电压探头会受到一电压值接近TLP系统的传输线充电电压一半的下冲电压(约为-100 V)影响，在探测结果上出现下冲振荡问题，如图3的C区所示，需要知道的是，A区和C区的影响只是电压探头探测上的一种现象，对电容C2的实际充电效果不会有明显影响。由以上分析可知，电容在100 ns内的充电电压等于图3 B区直线的斜率k乘于100 ns。不同电容值的C2在吸收4A TLP脉冲后的电压实测结果与理论结果比较图如图4所示(实验所用电容为独石电容，电容值的误差为±10％)。从图中可以看出，理论值与实测结果吻合良好。


此外，由于TLP电流虽然在ESD测试上可以表述为VESD=It2×1 500(V)(VESD是器件能承受的最大人体放电模型ESD电压，It2是TLP测得的器件二次击穿电流，单位为A)，但在此电容实验中还是有差别的，例如6 000 V HBM ESD测试系统泻放出的电荷是



差别是1.5倍，相当于要将实际的6 000 V HBMESD脉冲钳位在0.5 V以下，需要将吸收电压波脉冲的电容C2设计成大于等于1.2μF而不是图4所示的0.8μF。这是因为虽然HBM ESD测试系统的阻容延迟时间(RC时间)是150 ns，但由于TLP施加的是脉冲方波，大电流的时间比较长，实践证明，采用100 ns的TLP方波(相当于阻容延迟时间为100 ns)与HBM ESD测试系统的ESD损伤能力上比较接近，故会有此差别。

2.2 芯片内部的元件级ESD防护电路对容性封装技术ESD防护能力的影响

虽然容性封装技术能极大地减小ESD过程中VDD与GND之间的电压降，但由于被施加ESD电压的输入、输出、I／O(双向端)端口与VDD或GND之间还存在二极管等ESD保护结构，ESD电流从二极管出来后，还要经过毫米级长度的电源线／地线环线才能到达吸收ESD脉冲的电容C2处，这些二极管、环线结构都存在寄生电阻问题，使得实际情况要复杂得多。测试元件级集成电路内部ESD防护电路对容性封装技术ESD防护能力的影响实验装置如图5所示。图中所使用的芯片是裸片，测试时用两根探针扎在电源(VDD)压焊垫(PAD)和地线(GND)PAD上，将电容C2安装在这两根探针之间，电容大小为0.34 μF。TLP系统通过各输入PAD(IN PAD)对GND施加正的ESD电压(对GND打反的模式，这种模式容易导致内部电路损伤)。图中各电阻为铝线电阻，铝宽30 μm，厚1.0 μm，各输入PAD(IN PAD)所标数字为PAD到VDD或GND的铝线长度，单位为mm，实际测得的电阻值是0.8 Ω／mm。施加的TLP ESD脉冲电流为1 A(由于SOI电路散热能力差，电流过大会导致正偏二极管Dp1出现热阻效应，测试效果变差)。实验结果如图6所示，图中电压是在输入PAD(INPAD)上测得的电压，电阻是铝线电阻。从图中所示公式可以看出，施加在各IN PAD上的电流为0.98 A，除去电阻上的电压降，还存在一与电阻无关的固定电压降3.24 V。


由于二极管Dn1在正的TLP电流脉冲下处于反偏状态，击穿电压远高于IN PAD上的电压降，因此经过此二极管的电流约为0 A，从而使得GND线几乎不参与导通ESD电流。因此，IN PAD上测得的电压降主要是正偏二极管DP1、VDD线铝线电阻、电容C2以及探针电阻上的电压降之和。其中VDD线铝线电阻项的电压降为(0.98×R)，电流为0.98 A，与实际施加的TLP电流为1 A的结果吻合完好；电容上的电压降理论值为0.3 V，二极管的电压降用相同的二极管测试结构测得的结果是2.45 V，此两项之和与图6公式中的常数项3.24 V存在0.49 V的差距，应该为安装电容的两根探针扎针时造成的电阻(实测为0.3 Ω)和实验误差造成的。需要说明的是，RCT NMOS(阻容电路触发NMOS钳位电路)的开启电压约为6 V，由于受到电容的限制(电源PAD与地线PAD之间的钳位电压约为0.3 V)，无法达到RCT NMOS开启需要的电压水平，因此RCT NMOS管对测试的影响在此不做考虑。由以上分析可以看出，实验结果与分析结果吻合完好，虽然电容结构在此测试中充分发挥了钳位电路的作用，但芯片内部的元件级ESD防护电路对容性封装技术ESD防护能力的影响非常大，需要在ESD防护结构设计时同时考虑这两部分ESD防护电路的影响。


2.3 将现有芯片采用容性封装技术，在HBM ESD测试系统上的测试结果

从前面的分析可以看出，虽然采用容性封装技术，能在集成电路承受ESD电压的过程中保证放在VDD与GND之间的电容两端获得极低的钳位电压，但由于二极管、VDD／GND环线存在电阻，承受ESD电压的PAD与HBM ESD测试系统地端之间还是会有一些电压降的，即便如此，在对一些较差的芯片采用本文提供的封装结构后，仍然能很好地提升电路的抗ESD能力，如表1所示。其中采用容性封装技术的ESD全局保护方法的结构图如图7所示。Dp1、Dp2是体区为n阱的栅控二极管(lubistor二极管)，Dn1、Dn2是体区为p阱的栅控二极管，在此全局保护结构中，ESD电流泻放通道完全由二极管和电容组成。所用芯片是在1.2μmSOI工艺下生产的，其中静态随机存储器晶体管规模约为40万个，微处理器晶体管规模约为10万个；容性封装技术用的焊接在管壳VDD与GND之间的电容是贴片电容，电容值是0.47F。测试实验由宜硕科技(上海)有限公司完成，测试资料如下：采用的HBM模型ESD测试方法是MIL-STD-883G-Method 3015.7；失效判断标准是1μA漏电时的电压变化范围超过±30％；测试组合包括I／O、VDD对VSS(±)，I／O、VSS对VDD(±)，I／O对I／O(±)；其中I／O包括输入PAD、输出PAD、输入／输出PAD。



3  结论

本文从理论和实验上证实了容性封装技术中焊接在管壳VDD线与GND线之间的电容达到0.1μF后，能很好地吸收掉ESD测试系统发出的ESD脉冲，并且当电容大于1.2μF时，能在被保护电路承受6 000 V HBM ESD脉冲时将VDD与GND之间的电压钳位在0．5 V以下，对封装在管壳内部的集成电路起到ESD保护作用。此外，测试结果同样表明芯片内部的元件级ESD防护电路对容性封装ESD防护技术的ESD防护能力影响非常显著，如果想进一步提高采用容性封装ESD防护技术的集成电路ESD防护能力，则有必要同时优化芯片内部的元件级ESD防护电路。通过将此容性封装ESD防护技术分别应用在一种1.2μm SOI工艺制造的微处理器产品和静态随机存储器产品上，验证了这种封装结构在实际电路中改善ESD性能上的可行性，实验结果表明，此ESD防护技术能很好地解决集成电路的ESD防护问题。