环境与静电对集成电路封装过程的影响-SMT服务网

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ESD防静电 >> 环境与静电对集成电路封装过程的影响

环境与静电对集成电路封装过程的影响

文章来源：网络采集发布时间:2006/6/25 22:54:24 发布时间:2006/6/25 22:54:24 【关闭】

摘要：本文主要叙述了半导体集成电路在封装过程中，环境因素和静电因素对IC封装方面的影响，同时对封装工艺中提高封装成品率也作了一点探讨。
关键词：环境因素；静电防护；封装

引言

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