| “虽说平均到每个门电路的制造成本降低了，但同时也导致了测试成本的上涨”——。日本半导体设备协会（SEAJ）与SEMI（国际半导体制造设备与材料协会）举办了面向半导体及超薄显示器业界的论坛“ISTF（Industry Strategy and Technology Forum） 2007”。在关于半导体测试的分会“彻底探讨DSM（deep sub-micron）时代的测试质量”上，关于使用最尖端工艺的半导体的测试问题，讨论组成员介绍了目前的现状与存在的课题，同时听众也针对测试提出了相关问题。
本文开篇就是听众向讨论组成员提出的问题之一，也就是说如何才能削减测试成本。“既然晶体管制造成本降低了，那么测试完全可以通过晶体管来进行”，NEC电子的第一SoC事业本部ASIC事业部经理加贺博史这样回答道。NEC电子在量产品的测试中尽量采用BIST（built-in self test）法，在芯片中嵌入测试电路。其他讨论组成员也介绍说，采用BIST法的情况越来越多。
富士通电子元件事业本部元件技术管理部的测试技术部部长丹藤安彦表示，“可以通过在晶圆内对多个芯片一起测试，以及在芯片内同时测试等方法来缩短时间、减少成本”。讨论组的几位成员在现状介绍中指出，事实上通过压缩扫描法(该方法使用扫描链和测试图形的压缩/解压缩器)等，能够缩短测试时间，这种方法已经开始使用了。
不过，如果在芯片内同时测试的话，就会导致耗电增加的问题。丹藤指出，虽说设计中必须考虑测试时的耗电问题，但目前还考虑不到这一步。同时关于晶圆的测试，为了利用探针卡的测试更方便，需要调整电极板的配置，以及在设计阶段就选好芯片尺寸，以此来削减探针卡等的测试成本。
东芝半导体公司系统LSI事业部开发创作部负责人和田朗认为，虽说削减测试成本是必要的，“但为了提高质量，即使多花些时间也是值得的”。
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