集成设备技术

低于500飞秒（FSEC）RMS相位抖动的VersaClock 6产品提供的抖动性能，灵活性和较低的工作功耗。

使用RMS相位抖动小于500 FSEC在整个12 kHz至20 MHz的积分范围，新器件满足应用和标准的抖动和相位噪声要求，将AS10g以太网，企业存储SAS和SATA，PCI Express的代1/2 / 3，XAUI，SRIO，PHY参考时钟和最新一代的高端FPGA。

30 mA该器件的核心功耗简化了系统的热限制和降低运行功率费用。此外，该器件封装与VersaClock 5同行兼容，从而使性能可扩展性以最小的设计变更。

该VersaClock 6个可编程时钟发生器提供通用的输出对，可独立配置为LVDS，LVPECL，HCSL或LVCMOS双，并能够独立产生1 MHz到350 MHz的每个输出对的任何输出频率。

4毫米×4mm的24-VFQFPN封装占位面积与VersaClock 5器件兼容，从而使性能可扩展性以最小的设计变更。